计算机、电子、半导体相关专业硕士及以上学历，3年及以上相关工作经验；
具备扎实的数字电路理论基础，熟练掌握verilog、Sytem Verilog语言；
熟练掌握以下一种或者多种IP：Arm CPU、NOC、PCIE、DDR、中断控制器或GIC；有过相关IP集成经验者为佳；
至少曾在一个完整的成功流片的项目中担任过主要成员；
具有独立解决问题的能力，良好的沟通以及协调能力，具有敬业精神。
加分项
